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Verilog实用define和include设置仿真模式与编译模式

最近FPGA琢磨了有一段时间了。虽然后期因为期末考原因,琢磨时间比较少了。每次停歇一段时间后,从新思考问题,问题似乎没有起初那么难解决了,敲起代码来顺手很多。大概是时间慢慢沉淀了知识,吸收了经验。理论和经验都需要时间来消化。这段时间大约写了有5~10K的Verilog了,自己的代码风格也基本定型了。对HDL也有更贴近的认识了。看了些视频教程,这从中吸收了不少精华。其中就包括开源骚客(http://dengkanwen.com/)的SDRAM系列教程。收货颇多,尤其是他的设计逻辑方法。当工程量逐渐增大时,就必须有清晰的逻辑时序图,系统框图。

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