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如何理解逻辑努力(Logical effort)

本科的时候对逻辑努力就十分模糊,始终缺少一种感性的认识。这次在学堂在线上跟的课程《40260173X 数字集成电路分析与设计(2016春)》让我对逻辑努力有一个新的认识。记录下来以免忘记,同时也是分享。

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#1.从延迟开始:

很简单,世界上没有立即反应的东西。响应总是会产生延迟。因而就必须讨论电路的延迟。


#2.如何考虑延迟:

“使一个孤立的门的传播延时最小是一个纯粹脱离实际的努力”——《Digital Integrated Circuits A Design Perspective 2nd》

孤立的门的传播延时就是本征延时。

也就是说虽然增大反相器的尺寸可以减小它的延迟(可以理解为电阻减小了,电流变大了因而速度变快了),但同时也增大了它的输入电容。因而在实际环境中还需考虑前级、后级的影响。

##a) 引入反相器的延迟公式:

  • tp0是本征延迟,与门的尺寸无关,只与工艺及版图有关。所谓本征延迟就是只没有负载的情况下。就是前面说的不切实际的讨论。

  • γ是比例系数,同样只与工艺有关。用来描述本征输出电容与输入栅电容Cg的关系,即Cint=γCg

  • f称为等效扇出。从式子中可知反相器的延时只与外部负载电容与输入电容的比值有关,这个比值就是f

因此延时公式大概可以这样理解:反相器的延时就等于本征延时加上 由前后级额外影响所产生的额外延时。

额外延时也可以理解为:电路要做出响应所需要做的额外努力,而要额外努力就必然会产生额外延时。

##b) 为什么引入反相器的延时公式:

这个问题本质上也是在回答引入反相器延时公式的目的是什么:作为“参考系”计算组合逻辑的延时。

##c) 组合逻辑延时公式:

  • p: called intrinsic delay factor, which represents the ratio of the intrinsic (or unloaded) delays of the minimum-sized complex gate over the minimum-sized inverter, and is a function of gate topology, as well as layout style.
  • g: called logical effort, which represents the ratio of the input Cap. (driven by the same input signal) of a minimum-sized complex gate over the minimum-sized inverter. Logic effort depends only on circuit topology.
  • f : called effective fan-out or electrical effort, defined as the ratio between the external load and the input Cap. of the complex gate

组合逻辑的延时就等于本征延时加上 由前后级额外影响所产生的额外延时。也就是本征延时加上努力延时

####如何计算本征延时?

以前面计算的反相器为参考,组合逻辑的本征延时是参考反相器的本征延时的p倍

####如何计算额外的延时?

以反相器的额外努力为参考,g就是组合逻辑相对于反相器额外努力的倍数。称之为逻辑努力。逻辑努力越接近于1,说明所要做的额外努力越少(或者说越接近于反相器),从而所产生的额外努力延时更短,也就是说该逻辑门更快。

而整个努力延时等于逻辑努力与等效扇出的乘积。这说明等效删除越大(或者说负载越大)所产生的延时显然也会随之增大。

f可以理解为需要多少份的额外努力,

g可以理解为每份额外努力有多少。


#3.终极结论:

当扇出为0(也就是无负载时)时,反相器的延迟就是本征延迟。现实中只考虑本征延时是没有意义的。

当有扇出时(也就是有负载时)延迟就等于本征延迟再加上努力延迟。

同时线的斜率也等于逻辑努力

不同的逻辑电路有不同的逻辑努力,它只与电路的拓扑结构有关。

从表格也可以推知:NAND比NOR速度更快。因为NAND所需要的努力时间更少。

延时=本征延时+努力延时

努力延时=逻辑努力*等效扇出

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附上一张和老师的讨论。